Title:

Synteza systemów cyfrowych w języku SystemVerilog

Creator:

Salauyou, Valery ; Klimowicz, Adam

Date:

2025

Subject and Keywords:

języki opisu sprzętu ; języki projektowania sprzętu cyfrowego ; projektowanie sprzętu cyfrowego ; SystemVerilog ; weryfikacja projektów

Resource Type:

skrypt

Language:

pol

Rights Management:

licencja Creative Commons: BY-NC-ND 4.0

Digitalization:

Politechnika Białostocka

Publisher:

Oficyna Wydawnicza Politechniki Białostockiej

Place of publishing:

Białystok

Localization:

click here to follow the link