Tytuł:

Synteza systemów cyfrowych w języku SystemVerilog

Autor:

Salauyou, Valery ; Klimowicz, Adam

Data wydania:

2025

Temat i słowa kluczowe:

języki opisu sprzętu ; języki projektowania sprzętu cyfrowego ; projektowanie sprzętu cyfrowego ; SystemVerilog ; weryfikacja projektów

Typ zasobu:

skrypt

Język:

pol

Prawa:

licencja Creative Commons: BY-NC-ND 4.0

Digitalizacja:

Politechnika Białostocka

Wydawca:

Oficyna Wydawnicza Politechniki Białostockiej

Miejsce wydania:

Białystok

Lokalizacja oryginału:

kliknij tutaj, żeby przejść